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技術通報 280期_積體電路設計技術概論 2022.06.14

  積體電路設計
技術概論		  
  文／逢甲大學 通訊工程學系 袁世一老師  
 
　　VLSI（超大型積體電路），意思是可以將1000個以上的邏輯閘電路製作在同一個晶片的技術，VLSI技術之所以能發展起來，MOS電晶體的發明佔著舉足輕重的地位。積體電路的發展對人造成了相當大的影響，當電路元件是以真空管為單位時，所生產製造的電子產品體積就受到限制，然而MOS 技術發展出來之後，一切的不可能已經慢慢地突破了，舉凡小至電子錶，大至CPU晶片，都可以製作在同一晶片，這時候的單元電路不再是以電晶體為單位，而是已經以電路區塊為單位了。
 
　　早期的電晶體是一個一個的做，生產效率極低，成本高昂；而現在可以在一片晶圓上製造出成千上萬的電晶體，只要在這晶圓的表面上反覆進行氧化、蝕刻、擴散等製程技術加工，這樣的生產效率高、成本低、品質穩定，適合大規模生產。而晶圓的大小從以前的2吋晶圓到現在的8吋晶圓，目前已達12吋晶圓，而且技術正不斷地提昇當中。

　　最近幾年，半導體產業在台灣的發展速度，可以用如火如荼來加以形容。除了園區原有的各家廠商陸續的增加產能並進行晶圓廠的擴建之外，還有華邦電、旺宏等記憶體廠的成立，再加上封裝與測試業的蓬勃發展，和半導體設備供應商、自動化設備與機械手臂的持續強化，整個產業所呈現的態勢，在全球半導體產品供應不足的催化下，急速的膨脹，已儼然成為全世界最重要的生產國之一。		  
  ▋ 前言  
 
　　IC 產業是目前台灣經濟發展的重心，而且需求量非常大，因此，我想藉由這次積體電路設計技術概論分享的機會，讓大家了解並學習IC 的設計與製造流程。首先我先去搜集期刊文獻、論文，及相關網頁，再去學習、了解，及整合各方面的資料文獻。
  
  ▋ MOSFET 簡介  
 
　　所謂MOSFET 指的就是金屬─氧化層─半導體電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor)，金氧半電晶體，其結構就如同字面上的意義，是由金屬、氧化層、及半導體疊在一起所構成的。依其傳導載子的不同可以分為PMOS及NMOS二種。若將這二種MOS合在一起使用則稱為互補式金氧半電晶體，即為MOSFET CMOS（Complementary MOS）。CMOS的優點為操作時比較省電，因此一般電路佈局設計就是以CMOS為基本單元來設計。
  
  ▋ CMOS VLSI 的結構  
 
　　CMOS (complementary metal-oxidesemiconductor)技術製作超大型積體電路的尖端科技。目前的發展趨勢是把更多的電子系統製成CMOS VLSI 晶片，CMOS VLSI 晶片的基本構成元件為「場效電晶體」（fieldeffect transistor，縮寫成FET）以下將對FET的特性作介紹。

　　目前已有多種CMOS VLSI元件結構的製程問世。圖一為典型的P 型基體(N 型井)CMOS VLSI 製造技術所製成元件的基本結構。由這個結構圖不難看出，P通道FET (PFET)位於N 型井， 而N 通道FET (NFET) 則位於P 型基體中。在NFET 中，如果在「多晶矽」(polysilicon) 閘極加上正向偏壓，則P 型基體的表面會因感應負電荷而形成「反相層」(inversion layer)，這些帶負電的電子負責將電流自汲極傳送到源極。相反的，在PFET中，閘極必須加上負向偏壓，因此通道表面會感應帶正電的電洞，由於電洞的移動，通道中就有電流的傳導。
  
 
 
 
 
 
　　CMOS IC的基體可採用P型矽或N型矽。若採用P型矽做為基體，則N型井必須彼此隔離，以便各自加上各種正電位（相對於P 型晶體）；如果使用N 型矽做為基體，則P 型井必須彼此隔離，其所加的偏壓則為負電位（相對於N型基體）。就記憶體電路而言，NFET的導電性較佳，卻也較容易到輻射線的干擾，不過不管如何，現在的趨勢較偏向使用P型矽做為基體物質。事實上，只要以獨立的井型區做為基極，就可以製造出雙極電晶體，而集極則接到電源供應器電位。如今，產業界已經發展出一種能夠製造成性能優良的獨立NPN電晶體的CMOS雙極技術（簡稱為"BIMOS" 技術）。
  
 
 
　　隔離的N 型井或P 型非都有相當高的片電阻(sheet resistence)，一般而言，其電阻值約為每單位面積數千歐姆(Ω)。因此，只要使用較窄的擴散井型區，就可以設計出電阻值相當大的電阻器。現代的CMOS 技術通常會於高導電性的基體上成長一層磊晶矽，這種結構可降低電路發生「鎖死」(latch-up) 現象的可能性，並可使大型動態裝置( 如記憶體晶片) 的基體雜訊大幅降低，原因是高導電性的基體能夠使注入基體的電荷輕易的傳導至接地電位或VDD 電源，不致在基體上建立一項電位差，藉以避免鎖定現象的發生。不過，磊晶層必須具有相當高的純度，以便在稍後的「雜質摻入程序」(doping process) 精確製成摻有雜質的P 型井及N 型井，進而控制FET 的臨限電壓。這種CMOS 技術被稱做「雙井型」(twin-tub) CMOS 技術。

　　為求降低晶片的製造成本， 產業界己採用摻有中等濃度雜質的基體來製造大量的CMOS 晶片，這種傳統式的製造技術可使用P型或N 型基體。比較上，以P 型物質為基體在製造程序上和NMOS 技術相近，同時也可以調整NFET 的結構，獲致最佳的電路性能。基本上，晶片上的各個元件是由一層鋁金屬及一層多晶矽或「多晶矽化物」(polysilicide) 連接起來的-- 目前多採用多晶矽做為連接線。此外，在新一代的CMOS 製造技術中，往往採用雙層的鋁金屬做為連接線。為使讀者能有清晰的印象，我們特別畫出雙井型CMOS 元件的結構，圖二所示的各部分均為典型尺寸大小。

　　由圖二可以看出，多晶矽( 或多晶矽化物) 接線與矽基體之間隔著薄氧化層，而金屬接線與多晶矽之間隔著一層「中間氧化層」(intermediate oxide)。在沒有多晶矽散佈的部分，外野氧化層與中間氧化層會形成「合成氧化層」(composite oxide)，而金屬接線就位於合成氧化層之上。最後，整個晶片結構必須覆上一層氮化矽，以防止鈉離子的穿透破壞。
  
 
 
 
 
 
　　基體的厚度約為500μm，其頂端再成長一層15~20μm 厚的磊晶矽；P 型井N 型井則利用「離子植入」(ion implantation) 與「擴散」(diffusion) 技術製成。在現代的FET中，P+ 與N+ 汲極 / 源極擴散的深度僅約0.3~0.5μm，因此不得不採用「自行對齊」(self-alignment) 的處理技術，並且還必須使汲極電壓不致影響到元件的臨限電壓值( 短通道效應)，至於基體底部則鍍上金，可直接接地(P 型基體) 或接至VDD 電位(N 型基體)。
　　以絕緣物質為基體的CMOS 元件通常稱為SOS (silicon-on-sapphire 的縮寫) 或SOI(silicon-on-insalator) 元件，其結構如圖三所示。
  
 
 
 
  ▋ 基礎IC 設計  
 
　　積體電路設計方式分為以下圖四所示：
  
 
 
 
 
 
● PAL 邏輯元件的結構， 基本上是由一些AND 閘及一些OR 閘，再由可編成的連線結構所組成。
● PLD 邏輯元件主要是由一些可變項(Product Term) 及Macro-Cell 所主成。
● CPLD 邏輯元件基本上是由許多個邏輯方塊(Logic Blocks) 所組合而成，而各個邏輯方塊均相似於一各簡單的PLD 元件。
● FPGA(Fied Programmable Gate Array) ，它是由許多個邏輯元件經由可程式的垂直通道水平通道所組成。
  
 
　　Gate Array 的ASIC 製作方式，仍是由積體電路廠商提供已部分完成之電晶體佈局，由應用者根據此母體來加上數層光罩( 通常為三層或四層)，來構成個各電晶體之間的連線關係，以達成所需的邏輯設計需求，此種製作方式的特點為所更動的光罩少，故研發費用較少，製作時程較短，但因受限於所選母體之限制，故單價成本較高，設計流程如圖五所示。
  
 
 
　　Cell-Based 的ASIC 製作方式， 係以積體電路廠商所擁有的標準Cell 為基礎，將所有設計的邏輯電路，由這些Cell 來合成。因其結構可變性大，故其所需設計之光罩層數較Gate Array 的方式為多( 約13 層)。Cell-Based 的設計製作方式，可使單價之成本降低，但相對的需付出較高的設計費用及較長的製作時程。通常在設計中，如有整合RAM 或ROM 在ASIC 中，即需要使用Cell-Based 的製作方式來降低電路所要佔有的晶元面積，設計流程如圖六所示。
  
 
 
　　Full-Custom 的ASIC 製作方式，係完全以客戶所委託的電路設計為考量，將電路作成最佳的整合，以得到一個單價最便宜最優越的解決方法，但其所相對的付出更高的設計費用與更長的開發製作時程，設計流程如圖七所示。

　　設計自構想(Idea) 開始，需經許多的評估與規劃，之後轉成規格，規格通常以文字方式描述之後才開始進行設計。
  
 
 
 
 
  ▋ 4bit 加法器  
 
　　我們將以FPGA 的工作流程，使用VHDL 硬體描述語言為例，設計一個４bit 加法器，它大概是由一個半加器（hadd）如圖八與圖九所示，和三個全加器（fadd）如圖十與圖十一所示，組合而成一個４bit 加法器，以下就是我們的設計過程。
  
 
 
 
 
 
　　4 bit 加法器，其電路邏輯圖如圖十二所示，我們經過時間分析( 如圖十三所示) 與電路模擬圖分析( 如圖十四所示)，確認分析結果後，進行4-bit 加法器LAYOUT 繪製，如圖十五所示。
  
 
 






 
 
 
　　後續進行4 bit 加法器之LVS 驗證，其驗證方式為由電路產生NETLIST 檔案與LAYOUT 所產生NETLIST 檔案進行比較，如圖十六所示，確認電路圖與LAYOUT 圖是一致的，LVS 結果如圖十七所示。
  
 
 


 
 
  ▋ 積體電路製作流程  
 
　　「薄膜沉積」(thin film deposition) 是泛指在一塊基板上成長一層同質或異質材料薄膜的方法。雖然積體電路是製作在晶圓上，但是薄膜的沉積仍然是必要的。這主要是因為所沉積的薄膜的半導體性質可以精確控制。許多化合物半導體的晶圓成長有相當的困難，因此也有賴薄膜沉積技術。此外，其它材料如金屬、氧化物、矽化物的沉積更是製作積體電路所必須的。

　　依據薄膜沉積過程中是否包合化學反應的機制，可以將薄膜沉積區分為：「物理氣相沉積」(physical vapor deposition， 簡稱PVD) 及「化學氣相沉積」(chemical vapor deposition，簡稱CVD) 兩類。隨著沉積技術及沉積參數的差異，所沉積薄膜的結構可能是「單晶」、「多晶」、或「非結晶」的結構。單晶薄膜的沉積在積體電路製程中特別重要，稱為是「磊晶」(epitaxy)。相較於晶圓基板，磊晶成長的半導體薄膜的優點主要有：可以在沉積過程中直接摻雜施體或受體，因此可以精確控制薄膜中的「摻質分佈」(dopant profile)，而且不會包含氧與碳等雜質。

　　薄膜成長技術主要可分為「物理氣相沉積」(PVD) 及「化學氣相沉積」(CVD) 兩大類。在積體電路製程中，常用物理氣相沉積技術有「蒸鍍」、「濺鍍」、「分子束磊晶」等；而化學氣相沉積也有各種不同的型式( 壓力、能量)。這些薄膜成長技術所能夠沉積的薄膜也各有其限制，適用以成長各種不同的薄膜。
  
  (1) 物理氣相沉積  
 
　　物理氣相沉積法是一種不包含化學反應的薄膜沉積過程。半導體製程中使用的物理氣相沉積方法主要有「蒸鍍」(evaporation) 及「濺鍍」(sputtering) 兩種。此外，「分子束磊晶」(molecular beam epitaxy， 簡稱MBE) 也是由蒸鍍所衍生的製程，MBE 主要是應用以磊晶成長化合物半導體薄膜。

　　蒸鍍是在高真空的狀況下，將所要蒸鍍的材料加熱達到熔化的溫度，使原子蒸發、到達並附著在基板上的一種鍍膜技術。蒸鍍技術通常是用以沉積金屬薄膜。

　　濺鍍製程是指使用電漿對一塊靶材進行離子轟擊，利用離子轟擊的動量轉移，將靶材表面的原子撞擊出來。這些原子以氣體分子的型式發射出來，並且到達所要沉積的基板上，再經過附著、吸附、表面遷徒、成核等過程之後，在基板上成長形成薄膜的一種廣泛應用的成熟鍍膜技術。

　　相對於蒸鍍法，濺鍍具在許多優點，包括：可沉積合金薄膜、可沉積高溫金屬及絕緣薄膜、可沉積大面積的薄膜、良好的薄膜均勻度、表面平滑、良好的厚度控制; 附著性良好等。薄膜沉積所使用的濺鍍源主要有電漿及離子束兩種。
  
  (2) 化學氣相沉積  
 
　　化學的磊晶成長過程一般可以分為「氣相磊晶」(vapor phase epitaxy ，簡稱VPE)及「液相磊晶」(liquid phase epitaxy，簡稱LPE) 二大類。液相磊晶乃是直接由液相析出而在單晶基板上磊晶成長的過程，液相磊晶的薄膜成長速度較慢，主要是用以成長Ⅲ - Ⅴ族化合物。氣相磊晶則廣泛使用於半導體薄膜的成長，其中最常使用的稱為「化學氣相沉積」(CVD)。

在積體電路製程中，經常使用的CVD 技術有：(1) 大氣壓化學氣相沉積(APCVD) 系統(2) 低壓化學氣相沉積(LPCVD) 系統(3) 電漿輔助化學氣相沉積(PECVD) 系統。

　　濺鍍製程是指使用電漿對一塊靶材進行離子轟擊，利用離子轟擊的動量轉移，將靶材表面的原子撞擊出來。這些原子以氣體分子的型式發射出來，並且到達所要沉積的基板上，再經過附著、吸附、表面遷徒、成核等過程之後，在基板上成長形成薄膜的一種廣泛應用的成熟鍍膜技術。

　　相對於蒸鍍法，濺鍍具在許多優點，包括：可沉積合金薄膜、可沉積高溫金屬及絕緣薄膜、可沉積大面積的薄膜、良好的薄膜均勻度、表面平滑、良好的厚度控制; 附著性良好等。薄膜沉積所使用的濺鍍源主要有電漿及離子束兩種。
  
  ▋ 微影步驟  
 
　　光微影乃是用以將圖形複製轉移到晶片，再經由摻雜以形成晶片上的不同區域及元件的技術。光微影與照相技術中曝光、影的原理都相通的。圖十八顯示光微影主要步驟的流程圖。光微顯影中包括下列的步驟：
  
  (1) 基板處理：  
 
　　將矽基板加以「氧化」(oxidation) 形成一層氧化物層，以作為後續擴散及離子佈植的「罩幕」(mask)。氧化可分為「乾氧化」及「濕氧化」二種。基板處理首先是在真空或氮氣氛圍中進行150℃ -200℃的「去水烘烤」(dehydration bake)。之後再以氣相蒸發的方式於基板表面上塗上一層稱
為HMDS (hexamethyldisilazane) 的材料，以增加光阻材料的黏著性，這個程序稱為「塗底」(priming)。
  
  (2) 光阻塗佈：  
 
　　光阻「塗佈」(coating) 的過程稱為「自旋」(spinning)， 首先是以真空將晶片吸附一個轉盤上將約1cc 的液體光阻滴注於晶片上，將晶片加速至一固定的旋轉速度，並且持續約30 秒鐘使光阻均勻附著於晶片上。旋轉速度約為1000 至6000rpm 之間，使光阻厚度約為0.5μm 到3μm 之間。
  
  (3) 軟烤：  
 
　　自旋後的晶片必須先經過加熱烘烤，稱為「軟烤」(softbaking) 或「預烤」(prebaking)。軟烤的目的是將光阻薄膜加熱使溶劑蒸發，並且增加光阻薄膜的附著性。軟烤一般是使用「熱墊板」(hot plate)即可，一般烘烤的溫度約為90℃至100℃之間，而持續的時間約為20 至30 分鐘。軟烤之後，光阻厚度約會收縮至原來厚度的85%。
  
  (4) 光罩對準：  
 
　　在積體電路製程中，可能會包含二十餘次的光微影製程。因此在每次曝光前必須先將「光罩對準」(mask alignment)，否則所製作出來的元件會與所設計的不同。在所有使用的光罩上都有定位用的相同圖記。
  
  (5) 曝光：  
 
　　將光阻照射光線使產生光化學反應，造成光阻材料內部結構的改變的程序稱為「曝光」(exposure)。曝光是使用平行(collimated) 的「紫外光線」(ultra-violet、縮寫UV) 光線照射光阻。曝光的技術如光源的選擇是決定微影解析度的重要因素。
  
  (6) 硬烤：  
 
　　曝光之後還須要將光阻烘烤，稱為「硬烤」(hard baking)。硬烤的目的是使光阻進一步硬化，使未曝光部分的光阻較難溶解。硬烤溫度通常是在100℃ -120℃之間。
  
  (7) 顯影：  
 
　　在曝光之後經由化學溶液將光阻材料的圖形顯現出來稱為「顯影」(development)。顯影所使用的化學溶液稱為「顯影劑」(developer)，通常是使用專利的顯影劑。
  
  (8) 蝕刻：  
 
　　在顯影之後，必須將未被光阻覆蓋的氧化物層予以去除，使圖形再轉移至氧化物層。氧化物層去除的程序稱為「蝕刻」(etching)，而蝕刻可以分為「乾蝕刻」及「濕蝕刻」二種。
  
  (9) 光阻剝除：  
 
　　最後須要將光阻材料去除，通常稱為光阻的「剝除」(stripping)。光阻的剝除則是使用如「丙峒」(acetone)、「甲基乙基峒」(methyl ethyl ketone、CH3COC2H5、縮寫MEK) 等化學溶液。
  
 
 
 
 
  ▋ 結論  
 
　　隨著製程技術的更新換代，晶片整合的電晶體數量越來越多，因此，要考慮到的電容和latch-up 的問題，此外ESD 靜電破壞的保護在積體電路設計也是相當重要的一環。設計流程，以及如何以電腦輔助設計軟體來畫VLSI Layout，另外，可以把書本上所學的知識和實際運用來結合在一起，比如說DESIGN RULE，metel 和metel 之間要多寬，metal線，poly 線，都可以經由實際的操作來瞭解，而不只是書本上的知識而已，因此，了解積體
電路設計之過程，讓我們了解半導體的知識，而半導體業與自動化產業更是密不可分，希望兩個產業能相輔相成，創造更大的效益。
  
  ▋ 資料來源  
 
1. 謝永瑞 編著，「VLSI 概論」，全華科技圖書股份有限公司，民國105 年6 月。
2. 林國良 編著，「VHDL 硬體電路設計語言」，全華科技圖書股份有限公司，民國85 年12 月。
3. 李世鴻 著，「積體電路製程技術」，五南圖書出版有限公司，民國89 年3 月。
4. 王進賢 編著，「VLSI 電路設計」，高立圖書有限公司，民國89 年9 月。。
5. https://www.materialsnet.com.tw/
6. http://mems.mt.ntnu.edu.tw/
7. 陳意君/ 工研院材化所，VLSI 最新封裝技術發展近況，民國2017 年5 月。
  
 

   
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